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# Xilinx Core Generator version 14.5
# Date: Sat May 18 07:20:51 2013
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#
#  This file contains the customisation parameters for a
#  Xilinx CORE Generator IP GUI. It is strongly recommended
#  that you do not manually alter this file as it may cause
#  unexpected and unsupported behavior.
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#
#  Generated from component: xilinx.com:ip:gtwizard:2.5
#
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#
# BEGIN Project Options
SET addpads = false
SET asysymbol = true
SET busformat = BusFormatAngleBracketNotRipped
SET createndf = false
SET designentry = VHDL
SET device = xc7k325t
SET devicefamily = kintex7
SET flowvendor = Other
SET formalverification = false
SET foundationsym = false
SET implementationfiletype = Ngc
SET package = ffg900
SET removerpms = false
SET simulationfiles = Behavioral
SET speedgrade = -2
SET verilogsim = true
SET vhdlsim = true
# END Project Options
# BEGIN Select
SELECT 7_Series_FPGAs_Transceivers_Wizard xilinx.com:ip:gtwizard:2.5
# END Select
# BEGIN Parameters
CSET advanced_clocking=false
CSET component_name=gtwizard_v2_5_gbe_gtx
CSET gt0_pll0_fbdiv=1
CSET gt0_pll0_fbdiv_45=4
CSET gt0_pll0_refclk_div=1
CSET gt0_pll0_rxout_div=0
CSET gt0_pll0_txout_div=0
CSET gt0_pll1_fbdiv=1
CSET gt0_pll1_fbdiv_45=4
CSET gt0_pll1_refclk_div=1
CSET gt0_pll1_rxout_div=0
CSET gt0_pll1_txout_div=0
CSET gt0_val=false
CSET gt0_val_agc_mode=Auto
CSET gt0_val_align_comma_double=false
CSET gt0_val_align_comma_enable=0001111111
CSET gt0_val_align_comma_word=Two_Byte_Boundaries
CSET gt0_val_align_mcomma_det=true
CSET gt0_val_align_mcomma_value=1010000011
CSET gt0_val_align_pcomma_det=true
CSET gt0_val_align_pcomma_value=0101111100
CSET gt0_val_cb=false
CSET gt0_val_cc=true
CSET gt0_val_cc_seq_periodicity=5000
CSET gt0_val_chan_bond_max_skew=1
CSET gt0_val_chan_bond_seq_1_1=00000000
CSET gt0_val_chan_bond_seq_1_1_disp=false
CSET gt0_val_chan_bond_seq_1_1_k=false
CSET gt0_val_chan_bond_seq_1_1_mask=false
CSET gt0_val_chan_bond_seq_1_2=00000000
CSET gt0_val_chan_bond_seq_1_2_disp=false
CSET gt0_val_chan_bond_seq_1_2_k=false
CSET gt0_val_chan_bond_seq_1_2_mask=false
CSET gt0_val_chan_bond_seq_1_3=00000000
CSET gt0_val_chan_bond_seq_1_3_disp=false
CSET gt0_val_chan_bond_seq_1_3_k=false
CSET gt0_val_chan_bond_seq_1_3_mask=false
CSET gt0_val_chan_bond_seq_1_4=00000000
CSET gt0_val_chan_bond_seq_1_4_disp=false
CSET gt0_val_chan_bond_seq_1_4_k=false
CSET gt0_val_chan_bond_seq_1_4_mask=false
CSET gt0_val_chan_bond_seq_2_1=00000000
CSET gt0_val_chan_bond_seq_2_1_disp=false
CSET gt0_val_chan_bond_seq_2_1_k=false
CSET gt0_val_chan_bond_seq_2_1_mask=false
CSET gt0_val_chan_bond_seq_2_2=00000000
CSET gt0_val_chan_bond_seq_2_2_disp=false
CSET gt0_val_chan_bond_seq_2_2_k=false
CSET gt0_val_chan_bond_seq_2_2_mask=false
CSET gt0_val_chan_bond_seq_2_3=00000000
CSET gt0_val_chan_bond_seq_2_3_disp=false
CSET gt0_val_chan_bond_seq_2_3_k=false
CSET gt0_val_chan_bond_seq_2_3_mask=false
CSET gt0_val_chan_bond_seq_2_4=00000000
CSET gt0_val_chan_bond_seq_2_4_disp=false
CSET gt0_val_chan_bond_seq_2_4_k=false
CSET gt0_val_chan_bond_seq_2_4_mask=false
CSET gt0_val_chan_bond_seq_2_use=false
CSET gt0_val_chan_bond_seq_len=1
CSET gt0_val_clk_cor_seq_1_1=10111100
CSET gt0_val_clk_cor_seq_1_1_disp=false
CSET gt0_val_clk_cor_seq_1_1_k=true
CSET gt0_val_clk_cor_seq_1_1_mask=false
CSET gt0_val_clk_cor_seq_1_2=01010000
CSET gt0_val_clk_cor_seq_1_2_disp=false
CSET gt0_val_clk_cor_seq_1_2_k=false
CSET gt0_val_clk_cor_seq_1_2_mask=false
CSET gt0_val_clk_cor_seq_1_3=00000000
CSET gt0_val_clk_cor_seq_1_3_disp=false
CSET gt0_val_clk_cor_seq_1_3_k=false
CSET gt0_val_clk_cor_seq_1_3_mask=false
CSET gt0_val_clk_cor_seq_1_4=00000000
CSET gt0_val_clk_cor_seq_1_4_disp=false
CSET gt0_val_clk_cor_seq_1_4_k=false
CSET gt0_val_clk_cor_seq_1_4_mask=false
CSET gt0_val_clk_cor_seq_2_1=10111100
CSET gt0_val_clk_cor_seq_2_1_disp=false
CSET gt0_val_clk_cor_seq_2_1_k=true
CSET gt0_val_clk_cor_seq_2_1_mask=false
CSET gt0_val_clk_cor_seq_2_2=10110101
CSET gt0_val_clk_cor_seq_2_2_disp=false
CSET gt0_val_clk_cor_seq_2_2_k=false
CSET gt0_val_clk_cor_seq_2_2_mask=false
CSET gt0_val_clk_cor_seq_2_3=00000000
CSET gt0_val_clk_cor_seq_2_3_disp=false
CSET gt0_val_clk_cor_seq_2_3_k=false
CSET gt0_val_clk_cor_seq_2_3_mask=false
CSET gt0_val_clk_cor_seq_2_4=00000000
CSET gt0_val_clk_cor_seq_2_4_disp=false
CSET gt0_val_clk_cor_seq_2_4_k=false
CSET gt0_val_clk_cor_seq_2_4_mask=false
CSET gt0_val_clk_cor_seq_2_use=true
CSET gt0_val_clk_cor_seq_len=2
CSET gt0_val_comma_preset=K28.5
CSET gt0_val_cpll_fbdiv=4
CSET gt0_val_cpll_fbdiv_45=5
CSET gt0_val_cpll_refclk_div=1
CSET gt0_val_cpll_rxout_div=4
CSET gt0_val_cpll_txout_div=4
CSET gt0_val_dec_mcomma_detect=true
CSET gt0_val_dec_pcomma_detect=true
CSET gt0_val_dec_valid_comma_only=false
CSET gt0_val_decoding=8B/10B
CSET gt0_val_dfe_mode=LPM-Auto
CSET gt0_val_drp=true
CSET gt0_val_drp_clock=100
CSET gt0_val_encoding=8B/10B
CSET gt0_val_max_cb_level=7
CSET gt0_val_no_rx=false
CSET gt0_val_no_tx=false
CSET gt0_val_oob=false
CSET gt0_val_pcs_pcie_en=false
CSET gt0_val_pd_trans_time_from_p2=60
CSET gt0_val_pd_trans_time_non_p2=25
CSET gt0_val_pd_trans_time_to_p2=100
CSET gt0_val_port_cominitdet=false
CSET gt0_val_port_comsasdet=false
CSET gt0_val_port_comwakedet=false
CSET gt0_val_port_cpllpd=false
CSET gt0_val_port_loopback=true
CSET gt0_val_port_phystatus=false
CSET gt0_val_port_pll0pd=false
CSET gt0_val_port_pll1pd=false
CSET gt0_val_port_qpllpd=false
CSET gt0_val_port_rxbufreset=true
CSET gt0_val_port_rxbufstatus=true
CSET gt0_val_port_rxbyteisaligned=false
CSET gt0_val_port_rxbyterealign=false
CSET gt0_val_port_rxcdrhold=false
CSET gt0_val_port_rxchariscomma=true
CSET gt0_val_port_rxcharisk=true
CSET gt0_val_port_rxcommadet=false
CSET gt0_val_port_rxdfeagcovrden=false
CSET gt0_val_port_rxdfereset=true
CSET gt0_val_port_rxelecidle=true
CSET gt0_val_port_rxlpmen=false
CSET gt0_val_port_rxlpmhfovrden=false
CSET gt0_val_port_rxlpmlfklovrden=false
CSET gt0_val_port_rxmcommaalignen=true
CSET gt0_val_port_rxoutclk=true
CSET gt0_val_port_rxpcommaalignen=true
CSET gt0_val_port_rxpcsreset=true
CSET gt0_val_port_rxpmareset=true
CSET gt0_val_port_rxpolarity=true
CSET gt0_val_port_rxpowerdown=true
CSET gt0_val_port_rxqpien=false
CSET gt0_val_port_rxqpisenn=false
CSET gt0_val_port_rxqpisenp=false
CSET gt0_val_port_rxrate=false
CSET gt0_val_port_rxslide=false
CSET gt0_val_port_rxstartofseq=false
CSET gt0_val_port_rxstatus=false
CSET gt0_val_port_rxsysclksel=false
CSET gt0_val_port_rxvalid=false
CSET gt0_val_port_tx8b10bbypass=false
CSET gt0_val_port_txbufstatus=true
CSET gt0_val_port_txchardispmode=true
CSET gt0_val_port_txchardispval=true
CSET gt0_val_port_txcomfinish=false
CSET gt0_val_port_txcominit=false
CSET gt0_val_port_txcomsas=false
CSET gt0_val_port_txcomwake=false
CSET gt0_val_port_txdetectrx=false
CSET gt0_val_port_txelecidle=true
CSET gt0_val_port_txinhibit=false
CSET gt0_val_port_txoutclk=true
CSET gt0_val_port_txpcsreset=true
CSET gt0_val_port_txpmareset=false
CSET gt0_val_port_txpolarity=true
CSET gt0_val_port_txpowerdown=true
CSET gt0_val_port_txprbsforceerr=false
CSET gt0_val_port_txprbssel=false
CSET gt0_val_port_txqpibiasen=false
CSET gt0_val_port_txqpisenn=false
CSET gt0_val_port_txqpisenp=false
CSET gt0_val_port_txqpistrongpdown=false
CSET gt0_val_port_txqpiweakpup=false
CSET gt0_val_port_txrate=false
CSET gt0_val_port_txsysclksel=false
CSET gt0_val_ppm_offset=100
CSET gt0_val_prbs_detector=false
CSET gt0_val_protocol_file=gigabit_ethernet_CC
CSET gt0_val_qpll_fbdiv=16
CSET gt0_val_qpll_refclk_div=1
CSET gt0_val_rx_buffer_bypass_mode=Auto
CSET gt0_val_rx_cm_trim=800
CSET gt0_val_rx_data_width=16
CSET gt0_val_rx_equalizer=false
CSET gt0_val_rx_int_datawidth=20
CSET gt0_val_rx_line_rate=1.25
CSET gt0_val_rx_refclk=REFCLK1_Q0
CSET gt0_val_rx_reference_clock=125.000
CSET gt0_val_rx_termination_voltage=Programmable
CSET gt0_val_rxbuf_en=true
CSET gt0_val_rxcomma_deten=true
CSET gt0_val_rxoutclk_source=false
CSET gt0_val_rxprbs_err_loopback=false
CSET gt0_val_rxslide_mode=OFF
CSET gt0_val_rxusrclk=RXOUTCLK
CSET gt0_val_sata_e_idle_val=4
CSET gt0_val_sata_rx_burst_val=4
CSET gt0_val_tx_buffer_bypass_mode=Auto
CSET gt0_val_tx_data_width=16
CSET gt0_val_tx_int_datawidth=20
CSET gt0_val_tx_line_rate=1.25
CSET gt0_val_tx_refclk=REFCLK1_Q0
CSET gt0_val_tx_reference_clock=125.000
CSET gt0_val_txbuf_en=true
CSET gt0_val_txdiff_emph_mode=Custom
CSET gt0_val_txdiffctrl=false
CSET gt0_val_txmaincursor=false
CSET gt0_val_txoutclk_source=true
CSET gt0_val_txpostcursor=false
CSET gt0_val_txprecursor=false
CSET gt0_val_txusrclk=TXOUTCLK
CSET gt10_val=true
CSET gt10_val_rx_refclk=REFCLK0_Q2
CSET gt10_val_tx_refclk=REFCLK0_Q2
CSET gt11_val=false
CSET gt11_val_rx_refclk=REFCLK1_Q2
CSET gt11_val_tx_refclk=REFCLK1_Q2
CSET gt12_val=false
CSET gt12_val_rx_refclk=REFCLK1_Q3
CSET gt12_val_tx_refclk=REFCLK1_Q3
CSET gt13_val=false
CSET gt13_val_rx_refclk=REFCLK1_Q3
CSET gt13_val_tx_refclk=REFCLK1_Q3
CSET gt14_val=false
CSET gt14_val_rx_refclk=REFCLK1_Q3
CSET gt14_val_tx_refclk=REFCLK1_Q3
CSET gt15_val=false
CSET gt15_val_rx_refclk=REFCLK1_Q3
CSET gt15_val_tx_refclk=REFCLK1_Q3
CSET gt16_val=false
CSET gt16_val_rx_refclk=REFCLK1_Q4
CSET gt16_val_tx_refclk=REFCLK1_Q4
CSET gt17_val=false
CSET gt17_val_rx_refclk=REFCLK1_Q4
CSET gt17_val_tx_refclk=REFCLK1_Q4
CSET gt18_val=false
CSET gt18_val_rx_refclk=REFCLK1_Q4
CSET gt18_val_tx_refclk=REFCLK1_Q4
CSET gt19_val=false
CSET gt19_val_rx_refclk=REFCLK1_Q4
CSET gt19_val_tx_refclk=REFCLK1_Q4
CSET gt1_val=false
CSET gt1_val_rx_refclk=REFCLK1_Q0
CSET gt1_val_tx_refclk=REFCLK1_Q0
CSET gt20_val=false
CSET gt20_val_rx_refclk=REFCLK1_Q5
CSET gt20_val_tx_refclk=REFCLK1_Q5
CSET gt21_val=false
CSET gt21_val_rx_refclk=REFCLK1_Q5
CSET gt21_val_tx_refclk=REFCLK1_Q5
CSET gt22_val=false
CSET gt22_val_rx_refclk=REFCLK1_Q5
CSET gt22_val_tx_refclk=REFCLK1_Q5
CSET gt23_val=false
CSET gt23_val_rx_refclk=REFCLK1_Q5
CSET gt23_val_tx_refclk=REFCLK1_Q5
CSET gt24_val=false
CSET gt24_val_rx_refclk=REFCLK1_Q6
CSET gt24_val_tx_refclk=REFCLK1_Q6
CSET gt25_val=false
CSET gt25_val_rx_refclk=REFCLK1_Q6
CSET gt25_val_tx_refclk=REFCLK1_Q6
CSET gt26_val=false
CSET gt26_val_rx_refclk=REFCLK1_Q6
CSET gt26_val_tx_refclk=REFCLK1_Q6
CSET gt27_val=false
CSET gt27_val_rx_refclk=REFCLK1_Q6
CSET gt27_val_tx_refclk=REFCLK1_Q6
CSET gt28_val=false
CSET gt28_val_rx_refclk=REFCLK1_Q7
CSET gt28_val_tx_refclk=REFCLK1_Q7
CSET gt29_val=false
CSET gt29_val_rx_refclk=REFCLK1_Q7
CSET gt29_val_tx_refclk=REFCLK1_Q7
CSET gt2_val=false
CSET gt2_val_rx_refclk=REFCLK1_Q0
CSET gt2_val_tx_refclk=REFCLK1_Q0
CSET gt30_val=false
CSET gt30_val_rx_refclk=REFCLK1_Q7
CSET gt30_val_tx_refclk=REFCLK1_Q7
CSET gt31_val=false
CSET gt31_val_rx_refclk=REFCLK1_Q7
CSET gt31_val_tx_refclk=REFCLK1_Q7
CSET gt32_val=false
CSET gt32_val_rx_refclk=REFCLK1_Q8
CSET gt32_val_tx_refclk=REFCLK1_Q8
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CSET gt33_val_rx_refclk=REFCLK1_Q8
CSET gt33_val_tx_refclk=REFCLK1_Q8
CSET gt34_val=false
CSET gt34_val_rx_refclk=REFCLK1_Q8
CSET gt34_val_tx_refclk=REFCLK1_Q8
CSET gt35_val=false
CSET gt35_val_rx_refclk=REFCLK1_Q8
CSET gt35_val_tx_refclk=REFCLK1_Q8
CSET gt36_val=false
CSET gt36_val_rx_refclk=REFCLK1_Q9
CSET gt36_val_tx_refclk=REFCLK1_Q9
CSET gt37_val=false
CSET gt37_val_rx_refclk=REFCLK1_Q9
CSET gt37_val_tx_refclk=REFCLK1_Q9
CSET gt38_val=false
CSET gt38_val_rx_refclk=REFCLK1_Q9
CSET gt38_val_tx_refclk=REFCLK1_Q9
CSET gt39_val=false
CSET gt39_val_rx_refclk=REFCLK1_Q9
CSET gt39_val_tx_refclk=REFCLK1_Q9
CSET gt3_val=false
CSET gt3_val_rx_refclk=REFCLK1_Q0
CSET gt3_val_tx_refclk=REFCLK1_Q0
CSET gt40_val=false
CSET gt40_val_rx_refclk=REFCLK1_Q10
CSET gt40_val_tx_refclk=REFCLK1_Q10
CSET gt41_val=false
CSET gt41_val_rx_refclk=REFCLK1_Q10
CSET gt41_val_tx_refclk=REFCLK1_Q10
CSET gt42_val=false
CSET gt42_val_rx_refclk=REFCLK1_Q10
CSET gt42_val_tx_refclk=REFCLK1_Q10
CSET gt43_val=false
CSET gt43_val_rx_refclk=REFCLK1_Q10
CSET gt43_val_tx_refclk=REFCLK1_Q10
CSET gt44_val=false
CSET gt44_val_rx_refclk=REFCLK1_Q11
CSET gt44_val_tx_refclk=REFCLK1_Q11
CSET gt45_val=false
CSET gt45_val_rx_refclk=REFCLK1_Q11
CSET gt45_val_tx_refclk=REFCLK1_Q11
CSET gt46_val=false
CSET gt46_val_rx_refclk=REFCLK1_Q11
CSET gt46_val_tx_refclk=REFCLK1_Q11
CSET gt47_val=false
CSET gt47_val_rx_refclk=REFCLK1_Q11
CSET gt47_val_tx_refclk=REFCLK1_Q11
CSET gt4_val=false
CSET gt4_val_rx_refclk=REFCLK1_Q1
CSET gt4_val_tx_refclk=REFCLK1_Q1
CSET gt5_val=false
CSET gt5_val_rx_refclk=REFCLK1_Q1
CSET gt5_val_tx_refclk=REFCLK1_Q1
CSET gt6_val=false
CSET gt6_val_rx_refclk=REFCLK1_Q1
CSET gt6_val_tx_refclk=REFCLK1_Q1
CSET gt7_val=false
CSET gt7_val_rx_refclk=REFCLK1_Q1
CSET gt7_val_tx_refclk=REFCLK1_Q1
CSET gt8_val=false
CSET gt8_val_rx_refclk=REFCLK1_Q2
CSET gt8_val_tx_refclk=REFCLK1_Q2
CSET gt9_val=false
CSET gt9_val_rx_refclk=REFCLK1_Q2
CSET gt9_val_tx_refclk=REFCLK1_Q2
CSET gt_column=right_column
CSET gt_row=top_row
CSET gt_type=GTX
CSET gt_val_drp=false
CSET gt_val_drp_clock=60
CSET gt_val_rx_pll=CPLL
CSET gt_val_tx_pll=CPLL
CSET gtz0_val_data_width=160
CSET gtz0_val_encoding=100GBASER_MODE
CSET gtz0_val_no_rx=false
CSET gtz0_val_no_tx=false
CSET gtz0_val_port_corecntl=false
CSET gtz0_val_port_loopback=false
CSET gtz0_val_port_pllrecalen=false
CSET gtz0_val_port_refsel=false
CSET gtz0_val_port_rxbitslip=false
CSET gtz0_val_port_rxen=false
CSET gtz0_val_port_rxfibreset=false
CSET gtz0_val_port_rxfifostatus=false
CSET gtz0_val_port_rxpolarity=false
CSET gtz0_val_port_rxprbs=false
CSET gtz0_val_port_rxratesel=false
CSET gtz0_val_port_rxsignalok=false
CSET gtz0_val_port_txattnctrl=false
CSET gtz0_val_port_txen=false
CSET gtz0_val_port_txeqpostctrl=false
CSET gtz0_val_port_txeqprectrl=false
CSET gtz0_val_port_txfibreset=false
CSET gtz0_val_port_txfifostatus=false
CSET gtz0_val_port_txoutputen=false
CSET gtz0_val_port_txpolarity=false
CSET gtz0_val_port_txprbs=false
CSET gtz0_val_port_txratesel=false
CSET gtz0_val_port_txslewctrl=false
CSET gtz0_val_protocol_file=Start_from_scratch
CSET gtz0_val_refclk_source=REFCLK0
CSET gtz0_val_rx_line_rate=25.78125
CSET gtz0_val_rxoutclk_source=RX_FIFO_CLK
CSET gtz0_val_rxusrclk_source=RXUSRCLK0
CSET gtz0_val_tx_line_rate=25.78125
CSET gtz0_val_txoutclk_source=TX_FIFO_CLK
CSET gtz0_val_txusrclk_source=TXUSRCLK0
CSET gtz1_val_data_width=160
CSET gtz1_val_encoding=100GBASER_MODE
CSET gtz1_val_no_rx=false
CSET gtz1_val_no_tx=false
CSET gtz1_val_protocol_file=Start_from_scratch
CSET gtz1_val_refclk_source=REFCLK0
CSET gtz1_val_rx_line_rate=25.78125
CSET gtz1_val_rxoutclk_source=RX_FIFO_CLK
CSET gtz1_val_rxusrclk_source=RXUSRCLK0
CSET gtz1_val_tx_line_rate=25.78125
CSET gtz1_val_txoutclk_source=TX_FIFO_CLK
CSET gtz1_val_txusrclk_source=TXUSRCLK0
CSET gtz2_val_data_width=160
CSET gtz2_val_encoding=100GBASER_MODE
CSET gtz2_val_no_rx=false
CSET gtz2_val_no_tx=false
CSET gtz2_val_protocol_file=Start_from_scratch
CSET gtz2_val_refclk_source=REFCLK0
CSET gtz2_val_rx_line_rate=25.78125
CSET gtz2_val_rxoutclk_source=RX_FIFO_CLK
CSET gtz2_val_rxusrclk_source=RXUSRCLK0
CSET gtz2_val_tx_line_rate=25.78125
CSET gtz2_val_txoutclk_source=TX_FIFO_CLK
CSET gtz2_val_txusrclk_source=TXUSRCLK0
CSET gtz3_val_data_width=160
CSET gtz3_val_encoding=100GBASER_MODE
CSET gtz3_val_no_rx=false
CSET gtz3_val_no_tx=false
CSET gtz3_val_protocol_file=Start_from_scratch
CSET gtz3_val_refclk_source=REFCLK0
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# BEGIN Extra information
MISC pkg_timestamp=2013-02-08T11:27:36Z
# END Extra information
GENERATE
# CRC: 4c9d2c06